HDLによるVLSI設計 : VerilogHDLとVHDLによるCPU設計 / 深山正幸 [ほか] 著
HDL ニ ヨル VLSI セッケイ : Verilog HDL ト VHDL ニ ヨル CPU セッケイ
データ種別 | 図書 |
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出版者 | 東京 : 共立出版 |
出版年 | 1999.6 |
本文言語 | 日本語 |
大きさ | vii, 201p ; 24cm |
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配架場所 | 巻 次 | 請求記号 | 資料番号 | 状 態 | コメント | ISBN | 請求メモ | 予約 | 仮想書架 | 指定図書 |
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泉:図書館開架(2階) |
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549.7/H49f | a3000203117b |
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4320029348 |
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泉:図書館閉架地下2階書庫 |
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549.7/H49f | a3099235576b |
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4320029348 |
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泉:多賀城キャンパス図書館図書コーナー |
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549.7/H49f | a5099205280b |
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4320029348 |
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書誌詳細を非表示
一般注記 | 参考図書: p[197]-198 その他の著者: 北川章夫, 秋田純一, 鈴木正國 |
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著者標目 | 深山, 正幸(1966-) <ミヤマ, マサユキ> 北川, 章夫(1961-) <キタガワ, アキオ> 秋田, 純一(1970-) <アキタ, ジュンイチ> 鈴木, 正國(1939-) <スズキ, マサクニ> |
件 名 | BSH:集積回路 NDLSH:集積回路 |
分 類 | NDC8:549.7 NDC9:549.7 NDLC:ND386 |
書誌ID | 1000624594 |
ISBN | 4320029348 |
NCID | BA42033178 |