HDLによるVLSI設計 : VerilogHDLとVHDLによるCPU設計 / 深山正幸 [ほか] 著
HDL ニ ヨル VLSI セッケイ : Verilog HDL ト VHDL ニ ヨル CPU セッケイ
| データ種別 | 図書 |
|---|---|
| 版 | 第2版 |
| 出版者 | 東京 : 共立出版 |
| 出版年 | 2002.1 |
| 本文言語 | 日本語 |
| 大きさ | x, 245p ; 24cm |
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| 配架場所 | 巻 次 | 請求記号 | 資料番号 | 状 態 | コメント | ISBN | 請求メモ | 予約 | 仮想書架 | 指定図書 |
|---|---|---|---|---|---|---|---|---|---|---|
| 土:中央図書館閉架地下記念文庫室(上層) |
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549.7/H49f | a5001204528c |
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4320120272 |
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書誌詳細を非表示
| 一般注記 | 参考図書: p[241]-242 その他の著者: 北川章夫, 秋田純一, 鈴木正國 |
|---|---|
| 著者標目 | 深山, 正幸(1966-) <ミヤマ, マサユキ> 北川, 章夫(1961-) <キタガワ, アキオ> 秋田, 純一(1970-) <アキタ, ジュンイチ> 鈴木, 正國(1939-) <スズキ, マサクニ> 鈴木, 正国(1939-) |
| 件 名 | 集積回路 |
| 分 類 | NDC9:549.7 NDC8:549.7 |
| 書誌ID | 1000090012 |
| ISBN | 4320120272 |
| NCID | BA5517252X |
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